# leadIC Design

> Design- und Verifikationsdienstleistungen für analoge, mixed-signal und digitale Halbleiter-ICs.

## Auf einen Blick

- **Website:** https://leadicdesign.com/
- **Verfahren:** Analog/MS Design & Layout (AMS Design & Layout), SoC/IP Design & Verification (SoC/IP DV), Physical Design & Verification, RTL Design, DFT (Design for Test), FPGA Design, Netlist-to-GDSII Flow (Floorplanning, Timing Closure, Physical Verification), SPEC2GDS von Analog-IPs (SERDES, LDO, GPIO, LVDS), Power Network Design (IC), AMS Design & Layout (Analog/Mixed-Signal IC Design und Layout), SoC/IP Design & Verification (DV), DFT (Design for Testability)
- **Werkstoffe:** AMS Design & Layout, SoC/IP Design & Verification, Physical Design & Verification, RTL Design, DFT (Design for Test), FPGA Design
- **Branchen:** Halbleiterindustrie, Semiconductor Design Services
- **Profil:** https://amplifa-marketplace.com/anbieter/leadic-design

## Über uns

leadIC Design ist ein Anbieter von Design- und Verifikationsdienstleistungen für die Halbleiterindustrie. Das Leistungsportfolio umfasst analoges und Mixed-Signal-Design samt Layout (AMS Design & Layout) mit optimiertem Floorplanning, Device-Matching und Signalintegrität, Design Verification für SoCs und IPs (SystemVerilog/UVM), Physical Design & Verification einschließlich Netlist-to-GDSII-Flow mit Floorplanning, Timing Closure und Physical Verification, RTL-Design, DFT (Design for Testability) sowie FPGA-Design für Echtzeit-Datenverarbeitung, Kommunikationssysteme und Embedded-Anwendungen. Zu den referenzierten Projekten zählt die Lieferung eines 7-nm-SmartNIC-Produkts innerhalb von neun Monaten im kompletten Netlist-to-GDSII-Flow mit 14 von leadIC verantworteten Blöcken sowie Analog-IP-Blöcke (SERDES, LDO, GPIO, LVDS) in Deep-Submicron-Technologie unter Ultra-Low-Power-Anforderungen. Abnehmer sind internationale Halbleiterunternehmen; Referenzprojekte umfassen USB-, AMBA- und PCIe-Verifikations-IPs. Ein Standort wird auf der Website nicht angegeben.

## Verfahren & technische Grenzen

- Analog/MS Design & Layout (AMS Design & Layout)
- SoC/IP Design & Verification (SoC/IP DV)
- Physical Design & Verification
- RTL Design
- DFT (Design for Test)
- FPGA Design
- Netlist-to-GDSII Flow (Floorplanning, Timing Closure, Physical Verification)
- SPEC2GDS von Analog-IPs (SERDES, LDO, GPIO, LVDS)
- Power Network Design (IC)

## Historie

- 2018: Copyright-Hinweis 2018 auf der Website (Gründungsjahr nicht verifiziert)