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Design- und Verifikationsdienstleistungen für analoge, mixed-signal und digitale Halbleiter-ICs.
leadIC Design
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Über leadIC Design
leadIC Design ist ein Anbieter von Design- und Verifikationsdienstleistungen für die Halbleiterindustrie. Das Leistungsportfolio umfasst analoges und Mixed-Signal-Design samt Layout (AMS Design & Layout) mit optimiertem Floorplanning, Device-Matching und Signalintegrität, Design Verification für SoCs und IPs (SystemVerilog/UVM), Physical Design & Verification einschließlich Netlist-to-GDSII-Flow mit Floorplanning, Timing Closure und Physical Verification, RTL-Design, DFT (Design for Testability) sowie FPGA-Design für Echtzeit-Datenverarbeitung, Kommunikationssysteme und Embedded-Anwendungen. Zu den referenzierten Projekten zählt die Lieferung eines 7-nm-SmartNIC-Produkts innerhalb von neun Monaten im kompletten Netlist-to-GDSII-Flow mit 14 von leadIC verantworteten Blöcken sowie Analog-IP-Blöcke (SERDES, LDO, GPIO, LVDS) in Deep-Submicron-Technologie unter Ultra-Low-Power-Anforderungen. Abnehmer sind internationale Halbleiterunternehmen; Referenzprojekte umfassen USB-, AMBA- und PCIe-Verifikations-IPs. Ein Standort wird auf der Website nicht angegeben.
- Verfahren
- Analog/MS Design & Layout (AMS Design & Layout), SoC/IP Design & Verification (SoC/IP DV), Physical Design & Verification, RTL Design, DFT (Design for Test), FPGA Design, Netlist-to-GDSII Flow (Floorplanning, Timing Closure, Physical Verification), SPEC2GDS von Analog-IPs (SERDES, LDO, GPIO, LVDS)
- Werkstoffe
- AMS Design & Layout, SoC/IP Design & Verification, Physical Design & Verification, RTL Design, DFT (Design for Test), FPGA Design
- Branchen
- Halbleiterindustrie, Semiconductor Design Services
- 01
Spezifikation und Design (RTL bzw. AMS)
- 02
Design Verification (SystemVerilog/UVM)
- 03
Physical Design (Floorplanning, Placement)
- 04
Timing Closure
- 05
Physical Verification
- 06
GDSII-Delivery
Leistungen & Verfahren
AMS Design & Layout
Analoges und Mixed-Signal-IC-Design mit optimiertem Floorplanning, Device-Matching und robuster Signalintegrität.
SoC/IP Design & Verification
Validierung von SoC- und IP-Designs mittels SystemVerilog/UVM inklusive Integration von USB- und AMBA-Verifikations-IPs.
Physical Design & Verification
Netlist-to-GDSII-Flow mit Floorplanning, Die-Size-Berechnung, Timing Closure und Physical Verification.
RTL Design
Effiziente und skalierbare Hardwarebeschreibungen für leistungsfähige digitale Systeme.
DFT (Design for Test)
Integration von Testbarkeit für verbesserte Fehlererkennung und reduzierte Herstellungskosten.
FPGA Design
FPGA-Lösungen für Echtzeit-Datenverarbeitung, Kommunikationssysteme und Embedded-Anwendungen.
Projekte & Dienstleistungen
Einblicke in die Fertigung
Branchen
Verfahren & technische Grenzen
| Verfahren | Toleranz | Max. Bauteil | Gewicht | Losgröße | Werkstoffe |
|---|---|---|---|---|---|
| Analog/MS Design & Layout (AMS Design & Layout)Engineering | – | – | – | – | – |
| SoC/IP Design & Verification (SoC/IP DV)Engineering | – | – | – | – | – |
| Physical Design & VerificationEngineering | – | – | – | – | – |
| RTL DesignEngineering | – | – | – | – | – |
| DFT (Design for Test)Engineering | – | – | – | – | – |
| FPGA DesignEngineering | – | – | – | – | – |
| Netlist-to-GDSII Flow (Floorplanning, Timing Closure, Physical Verification)Engineering | – | – | – | – | – |
| SPEC2GDS von Analog-IPs (SERDES, LDO, GPIO, LVDS)Engineering | – | – | – | – | – |
| Power Network Design (IC)Engineering | – | – | – | – | – |
Zusatzleistungen
Historie
- 2018
Copyright-Hinweis 2018 auf der Website (Gründungsjahr nicht verifiziert)