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Engineering-Dienstleistungen für digitale und Mixed-Signal-Chipentwicklung: RTL, Verifikation, FPGA und Backend bis zum Tapeout

semify GmbH

Graz, ÖsterreichNeu auf Amplifa

2020Gegründet

> 200 Jahrekumulierte Projekterfahrung im Team

100 %Team in Zentraleuropa

Über semify

Die semify GmbH ist ein österreichisches Engineering-Unternehmen mit Sitz in Graz, das auf Digital Design und Verification für die Halbleiterentwicklung spezialisiert ist. Das Team unterstützt Kunden von der Architektur und Spezifikation über die RTL-Implementierung (SystemVerilog/Verilog, Lint, CDC/RDC) und funktionale Verifikation mit UVM bis zur Backend-Implementierung mit Synthese, DFT-Support, Place & Route, STA, Gate-Level-Simulation und ECO. Weitere Schwerpunkte sind Mixed-Signal-ASIC-Entwicklung für Power Management, Audio, NFC und MEMS, FPGA-Prototyping, die Integration von RISC-V-Kernen sowie Edge-AI- und Embedded-Software-Entwicklung mit TensorFlow Lite, PyTorch Mobile, C/C++ und Python. Alle Ingenieurinnen und Ingenieure sind in Zentraleuropa befasst, was kurze Kommunikationswege und enge Zusammenarbeit ermöglicht. Das Unternehmen arbeitet projektbezogen entweder vollständig integriert in Kundenteams oder unabhängig nach Meilensteinen und betreut große OEMs unter anderem in Automotive, AI/Compute und Power Management.

Standort: Graz, Österreich
Verfahren: Digital Frontend Design & Verification (RTL, UVM, lint/CDC), FPGA-Prototyping & Platform Bring-up, Digital Backend Implementation & Sign-off (Synthesis, DFT, Place & Route, STA, GLS, ECO), Mixed-Signal ASIC Design (Power Management, Audio, NFC, MEMS), SoC- & Subsystem-Verifikation (inkl. Gate-Level Simulation), Edge AI/ML-Modellentwicklung & Embedded Software (TensorFlow Lite, PyTorch Mobile, C/C++, Python), Post-Silicon Lab Support (Debug, Re-Simulation, ECO Implementation), Digital Frontend Design & Verification
Werkstoffe: Digital Frontend Design & Verification, Digital Backend Implementation & Sign-off, Mixed-Signal ASIC Design, FPGA-Prototyping, SoC- & Subsystem-Verifikation, Edge-AI & Embedded Software, RISC-V-Core-Integration
Zertifikate: Milestone-basierte Qualitätsgates (Stone/Bronze/Silver/Gold)
Gegründet: 2020
Branchen: Halbleiter, Automotive, Power Management, AI/Compute, Consumer Electronics

01
RFI, RFQ, RFP
02
Architektur & Spezifikation
03
RTL-Implementierung
04
Funktionale Verifikation
05
FPGA-Prototyping
06
Synthese, DFT, Place & Route, STA
07
Gate-Level-Simulation & Sign-off
08
Tapeout
09
Lab-Support, Re-Simulation & ECO

Leistungen & Methoden

Digital Frontend Design & Verification

RTL-Implementierung mit SystemVerilog/Verilog, Lint, CDC/RDC sowie UVM-Umgebungen, Assertions und Coverage-Closure.

Digital Backend Implementation & Sign-off

Synthese, Constraints, DFT-Support, Place & Route, STA und Gate-Level-Simulation bis zum Tapeout.

Mixed-Signal ASIC Design

Digitale Entwicklung für Mixed-Signal-ASICs in Power Management, Audio, Batteriemanagement, NFC und MEMS.

FPGA-Prototyping

Prototypenarchitektur, Platform Bring-up und wiederverwendbare Lab-Evaluationssysteme.

SoC

SoC- & Subsystem-Verifikation

Top-Level- und Subsystem-Verifikation inklusive dynamischer CDC, formaler Verifikation und Gate-Level-Simulation.

Edge-AI & Embedded Software

Entwicklung energieeffizienter neuronaler Netzbeschleuniger und Embedded Software mit TensorFlow Lite und PyTorch Mobile.

RISC-V-Core-Integration

Integration und Anpassung Open-Source-RISC-V-Kerne wie CVA6 und Ibex in SoC-Umgebungen mit Interconnects und Peripherie.

Standorte

Graz

Hauptsitz und Engineering

Werkstoffe: Digital & Mixed-Signal Design, Verifikation, FPGA, Edge AI

Open-Source- und kommerzielle EDA-Toolchains
FPGA-Prototyping-Plattformen
Verifikationsumgebungen (UVM)

Projekte & Anwendungsbereiche

**Mixed-Signal-ASIC (MEMS-Audio-Verstärker)**Digitaler ASIC-Entwurf · Consumer Electronics

**FPGA-Prototyp & Evaluationssystem**FPGA-Prototyping · Automotive/Messtechnik

**RISC-V SoC-Integration**Core-Integration · AI/Compute

**Edge-AI-Anwendung**Embedded Software · AI/Compute

**Neural Network Accelerator**SoC-Verifikation · AI/Compute

**Power-Management-ASIC**Mixed-Signal-Design · Automotive/Power Management

Einblicke in die Fertigung

Branchen

HalbleiterAutomotivePower ManagementAI/ComputeConsumer Electronics

Verfahren & technische Grenzen

Verfahren	Toleranz	Max. Bauteil	Gewicht	Losgröße	Werkstoffe
Digital Frontend Design & Verification (RTL, UVM, lint/CDC)Engineering	–	–	–	–	–
FPGA-Prototyping & Platform Bring-upEngineering	–	–	–	–	–
Digital Backend Implementation & Sign-off (Synthesis, DFT, Place & Route, STA, GLS, ECO)Engineering	–	–	–	–	–
Mixed-Signal ASIC Design (Power Management, Audio, NFC, MEMS)Engineering	–	–	–	–	–
SoC- & Subsystem-Verifikation (inkl. Gate-Level Simulation)Engineering	–	–	–	–	–
Edge AI/ML-Modellentwicklung & Embedded Software (TensorFlow Lite, PyTorch Mobile, C/C++, Python)Engineering	–	–	–	–	–
Post-Silicon Lab Support (Debug, Re-Simulation, ECO Implementation)Engineering	–	–	–	–	–

Zusatzleistungen

Digital Frontend Design & VerificationRTL-Implementierung (SystemVerilog/Verilog, Lint, CDC/RDC)Funktionale Verifikation (UVM, Assertions, Coverage)FPGA-PrototypingSynthese & ConstraintsDFT-SupportPlace & Route SupportSTA & Sign-offGate-Level Simulation & ECOMixed-Signal-ASIC-EntwicklungSoC/Subsystem-VerifikationRISC-V-Core-IntegrationEdge-AI-Anwendungen (TensorFlow Lite, PyTorch Mobile)Embedded Engineering SupportArchitecture & SpecificationLab-Support und ECO-Implementierung

Referenzkunden

Große OEMs (namentlich nicht genannt)

Qualität & Arbeitsweise

semify arbeitet mit definierten Meilensteinen und Qualitäts-Gates entlang des gesamten Projektprozesses, von der Architektur über statische Design-Checks und Verification-Closure bis zum Sign-off. Lab-Support, Re-Simulation und ECO-Implementierung begleiten die Projekte bis nach dem Tapeout.

Nachweis	Graz
Milestone-basierte Qualitätsgates (Stone/Bronze/Silver/Gold)

Historie

2020
Gegründet in Graz von DI Klaus Strohmayer